基于同步双口SRAM的原子磁强计磁共振相位提取系统设计

薛　帅，汤恩琼，万双爱，李新纯

(北京自动化控制设备研究所，北京100074)

0　引言

原子磁强计利用电子自旋或核自旋在磁场中的进动来测量磁场，具有精度高、体积小等优势[1],主要应用于地球磁场观测站与基准、水下目标探测以及航空物探[2]等领域，在国民经济建设、国防发展等方面具有重要意义。在特定磁共振条件下，原子磁强计磁共振激励信号的相位每波动0.001°，对应3pT的静态噪声[3]。因此，为保证原子磁强计磁场测量精度，提高磁场操控性能，首先需要高精度地实时提取其磁共振激励信号的相位信息。

由于磁共振激励信号的频率高达几百kHz，同步采样速率要求较高，而且控制系统需要在1ms的控制周期内对大量采样数据进行实时处理，传统的数据采集卡难以满足要求[4]。在传统的相位提取过程中，FFT算法虽然速度较快，但抗干扰能力有限[5-6]；整周期截断DFT法对硬件要求高，而且难以保证采样点数为周期的整数倍[7-8]。

为满足原子磁强计静态噪声小于20pT的应用要求，根据原子磁强计磁场操控的特点，设计了以同步双口SRAM为基础的原子磁强计磁共振相位提取系统。该系统采用双通道高速同步采样AD芯片，对磁共振激励信号及参考信号进行采样，采样速率及采样精度均满足系统要求。采用SRAM替代FPGA进行数据的缓存，存储容量高达64K×36位，可以实现双端口同步读写功能，既解决了FPGA内存不足的问题，又避免了FPGA缓存数据与DSP读取数据的冲突。此外，基于互相关检测原理的数字锁相算法，大幅降低了系统相位解算算法的运算量，有效抑制了干扰噪声，提高了DSP在短时间内对大批量数据的处理能力。

1　系统设计方案

系统的总体设计方案如图1所示。该系统主要由信号调理电路、AD转换电路及数据缓存与处理电路等部分组成。两路同频信号A和B，分别经调理电路送入高速同步采样AD进行采样，而后将转换得到的数据经FPGA送入同步双口SRAM中实现缓存，同时由DSP完成数据读取与相位差信息提取，处理结果上传至上位计算机。

2　硬件电路设计

2.1　信号调理电路

模拟信号调理可以完成对信号的放大、滤波、单端与差分的转换等功能，特别是在干扰与噪声幅度大、精度要求高、动态范围大、数据的实时性要求高的应用中，模拟信号调理电路作用更加显著[9]。信号调理电路硬件连接如图2所示。由于输入信号A和B的幅值较大，且为单端信号，不能满足后续AD芯片的输入要求，因此需要对其进行幅值调理，并转换为差分输入。

图2中，幅值调理电路采用的是ADI公司的ADA4898-2运算放大器。该运算放大器具有超低噪声、低失真、高带宽及稳定双通道等特点，可以满足本文对两路输入信号的处理要求。

常用的单端转差分电路的设计方法一般有以下两种[10]：一种是采用变压器进行转换，其结构相对简单，但精度较低；另一种是采用差分放大器实现功能，相对前者，其外围电路较为复杂，需要单独配置，但具有增益可调、失真低、噪声小等优势。本文采用ADI公司的AD8138全差分放大器进行设计。该放大器不仅能够实现信号单端至差分的转换，而且可以调节输出共模电压，是理想的AD驱动器。

2.2　AD转换电路

为提取两路同频信号A和B的相位差信息，首先需对两路信号进行同步采样。为保证采样精度，要求AD采样速率至少为信号频率的10倍以上，采样精度不低于14位。图3所示为AD转换电路连接示意图。

为满足系统工作要求，本文采用ADI公司的AD7357同步采样AD进行数据转换。该AD芯片具有双通道同步采样功能，采样速率最高可达4.2MSPS，采样精度为14位，且为两路差分输入，能有效抑制输入信号的共模误差，提高信噪比。

此外，AD芯片还可以提供一个2.048V的参考电压REFA和REFB。该电压经运算放大器OP177跟随后，可以作为前端调理电路AD8138芯片VOCM端口的输入控制，调节差分输出的共模电压，使其满足AD7357的输入要求。

2.3　数据缓存与处理电路

由于系统的控制周期要求不大于1ms，且AD芯片采样速率较高，如果采用DSP直接读取AD转换的数据，DSP的控制算法将难以在一个控制周期内完成对采样数据的运算和处理。因此本文采用双口同步SRAM进行数据缓存。通过FPGA将采样结果存储到SRAM中，再由DSP定时读取并处理数据，其硬件连接示意图如图4所示。

双口同步SRAM是数据缓存电路的核心器件[11]，即解决了FPGA内存不足的问题，又避免了FPGA缓存数据与DSP读取数据的冲突问题。本文采用CYPRESS公司的CY7C0851AV进行设计。该芯片左右各有16位地址线和36位数据线，存储容量高达64K×36位，读写速率超过100MHz，可以实现双端口同步读写功能。

DSP芯片采用TI公司的TMS320F28335。DSP接收FPGA发出的读数中断请求，并对读数区域ZONE进行判断，分时读取SRAM中上下区域的数据。而后对获得的数据进行数字锁相处理，提取其中的相位差信息，并将结果上传至上位机，实现整个系统的功能。

3　软件及算法设计

3.1　FPGA控制模块

由2.3节可知，FPGA主要负责AD7357芯片的采样控制和数据缓存控制。其中AD芯片的采样时序要求如图5所示。

本文在ISE软件的基础上，利用Verilog HDL语言进行FPGA程序的编写。其内部结构示意图如图6所示。

3.2　DSP数据处理模块

DSP读取数据后需要进行数字锁相处理，提取两路高速同频信号的相位差信息。基于相关检测原理设计数字锁相算法，具有较高的噪声抑制能力，结构简单，易于实现。基本原理图如图7所示[12]。

设同频输入信号和参考信号的表达式分别为：

xA=Asin(ωt+θA)

xB=Bsin(ωt+θB)

(1)

则两路信号相关检测的结果可表示为

(2)

由式(2)可以看出，相关检测后的输出仅与两信号的幅值和相位差有关。若两信号幅值已知，则可提取其相位差信息。

但实际电路中，信号的幅值也在不停地抖动，仅由互相关检测结果，无法确定噪声来源。因此，本文对A、B路信号进行自相关检测，其表达式为：

(3)

(4)

则两路信号的相位差可由式(5)求解

(5)

其降低了幅值的不确定性对系统带来的噪声。

本系统DSP中的算法即是以此为原理，对上述式(2)、式(3)、式(4)进行离散化，其表达式为：

(6)

其中，n为采样点数，Ts为采样周期。当积分时间nTs过长时，系统的实时性会降低；而积分时间nTs过短时，则会影响系统的提取精度，引入较大噪声。本系统的积分时间控制为1ms。

每个控制周期内，DSP对AD芯片采样得到的离散化数据做上述相关检测处理，即可获得与相位差有关的信息。

4　实验验证

为验证本文设计的相位提取系统的稳定度，使用安捷伦公司的信号发生器为A、B两通道提供输入信号，实验条件如下所示。

实验一：A、B两路信号频率为35kHz,幅值为5Vpp，A路信号相位为0°，B路信号相位为30°。

实验二：A、B两路信号频率为35kHz,幅值为5Vpp，A路信号相位为0°，B路信号相位为90°。

实验三：A、B两路信号频率为350kHz,幅值为5Vpp，A路信号相位为0°，B路信号相位为30°。

实验四：A、B两路信号频率为350kHz,幅值为5Vpp，A路信号相位为0°，B路信号相位为90°。

实验结果由Matlab进行处理，图8～图11所示为相位信息提取结果。

由上述实验结果可以看出，当两路信号频率相同时，无论相位差是30°或90°，其相位差信息提取的稳定度均达到0.006°，满足原子磁强计静态噪声小于20pT的应用要求。

5　结论

本文从提高原子磁强计磁共振相位提取精度出发，通过对A、B两路高速同频信号进行同步采样、数据缓存以及数字锁相处理等手段，设计了相位提取系统。实验测试结果表明，该相位提取系统既保证了系统的实时性，又提高了系统相位提取精度，可以有效地满足原子磁强计应用要求。

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