基于串行收发器的加速器电源数字控制器研究

崔 渊，高大庆，周忠祖，吴凤军，黄玉珍，张华剑，张 帅，李继强，谭玉莲,3

(1.中国科学院 近代物理研究所，甘肃 兰州 730000；2.中国科学院大学，北京 100049；3.惠州离子科学研究中心，广东 惠州 516003)

强流重离子加速装置(HIAF)已在中国广东惠州开始建设。HIAF由强流超导离子源、强流超导离子直线加速器、增强器、高精度环形谱仪、低能核结构谱仪、强流离子束辐照终端、放射性次级束流分离器、外靶实验终端、电子-离子复合共振谱仪等构成，是探索原子核存在极限和奇特结构、宇宙中大多数元素来源等重大前沿科学问题的基础大科学物理装置[1]。

加速器磁场控制的精度和稳定性对HIAF束流品质影响较大，而决定磁场动态控制的核心在于磁铁励磁电源的运行性能，这就要求作为励磁电源运行核心的控制器需具备高精度、高可靠性能。而由于HIAF的设计规模庞大，其励磁电源的种类繁多，用于电源控制的数字控制器还需具备极强的功能兼容能力，以满足各类电源的控制需求。针对以上设计要求，本文研发1套基于高速总线的加速器电源数字控制器(APSDC)，并设计1套基于串行收发器的高速同步数据总线(HSB)，以实现数字控制器子板间通信数据带宽达2 Gbps，且同步误差低于1 ns。

1 原理设计

表1所列为各大加速器电源数字控制器实现方案[2-3]，可看出，除GSI的ACU采用总线外，其他均采用单芯片集成方式。

表1 各大加速器电源数字控制器实现方案Table 1 Digital controller implementations of major accelerators

单芯片集成方式的优势为系统硬件结构相对简单、开发周期较短、后期调试安装难度较低，适应于功能相对单一的控制器系统。但对于HIAF控制器多版本兼容的要求，该方式会耗费更多的开发周期和维护时间成本，造成各型电源控制器之间无法快速兼容的问题[4]。GSI的电源控制器ACU虽采用了多模块总线式系统架构，但由于其USI总线采用HiSPi技术架构，总线带宽最高仅支持50 Mbps，导致其系统响应仅能支持ms级控制，无法满足更高实时响应要求；且其缺乏控制器内部板级时钟同步网络，数字控制器各计算控制节点的同步延时数据无法精确给出，因此无法实现高精度实时同步控制。

而PCI-e总线架构[5]是目前较为通用的系统总线解决方案，其通信带宽已接近单芯片实现方案的数据交互速度。因此本文设计研发了1套以HSB作为控制器内部总线的模块化APSDC。

1.1 设计参数

由于HIAF对各励磁电源的输出精度要求较高，而作为多模块总线式架构的APSDC，制约其控制精度及系统响应的关键在于系统总线的数据带宽和数据传输同步性能。表2列出了APSDC的设计参数。

表2 APSDC的设计参数Table 2 Design parameter of APSDC

1.2 系统方案

相对于应用在兰州重离子加速器(HIRFL)和重离子治癌医疗设备(HIMM)中的数字电源调节系统(DPSRS)控制器，APSDC采用了不同于传统片上系统的多模块总线架构。DPSRS结构如图1所示[6]。

图1 DPSRS结构Fig.1 Structure of DPSRS

由图1可知，DPSRS将电源的所有输入、输出模块直接连接到1片FPGA处理核心芯片上，所有的控制及调节计算由单个芯片完成。由于不同电源需单独开发不同的控制器，当电源种类较多时，控制器的种类也会随之增多，所以这一设计方案并不适用于HIAF系统。而APSDC将各功能模块独立设计，针对各种电源类型，只需配备与其相适应的功能模块即可实现电源的控制调节，无需对整个控制器进行重新设计研发。APSDC将控制器划分为5个独立的功能子板：时间系统板(TSB)、人机接口板(HIB)、回路控制板(MCB)、调节计算板(RAB)、模数转换板(ADB)。各子板依照HSB协议与其他子板进行控制数据交互，最终实现对电源的控制和调节。HSB由控制器同步触发脉冲驱动实现数据对齐(图2)。其中TSB负责处理中央授时系统发布的时间信息，并由中央授时系统发布的同步时钟为参考生成APSDC内部同步触发脉冲；HIB负责同中央控制系统的数据对接，由Linux操作系统为计算平台，将中央控制系统发送的控制指令解析后发送到RAB和MCB上，同时通过千兆网络将ADB的回读数据上报到中央控制系统中；MCB负责解析来自HIB和RAB的控制数据并执行相关电源主回路继电控制，并返回电源运行状态信息到HIB；RAB负责完成电源闭环调节计算，向MCB发送开关器件调节数据；ADB将电源输出电流进行采样后向RAB和HIB发送反馈数据和回读数据。

图2 APSDC结构Fig.2 Structure of APSDC

1.3 关键技术

1) 精确时间计算实现

TSB通过光纤网络接收并解析中央授时系统发布的同步时间信息，由FPGA内部的时钟数据恢复(CDR)模块产生总时钟同步信号。在TSB上，需对该时钟同步信号与本地时钟信号进行同步延时误差计算，并最终得到APSDC与中央授时系统之间的精确时间延时数据。这就要求在TSB上实现高精度时间数字转换(TDC)算法。

由于FPGA的进位逻辑单元的传播延迟小、线路位置独立及延迟时间固定，TDC精度可达到ps量级。因此，本文采用FPGA芯片存储单元的内部逻辑(如多路复用器、触发器、内部缓冲器等)来实现TDC算法。对比目前较为通行的两种TDC算法：抽头延时线法(TDL)和多相时钟采样法(MPCS)[7]，考虑到资源消耗和数据结构的稳定性，最终确定采用电路资源消耗较少且较稳定的MPCS算法。图3为MPCS算法原理图。

在MPCS算法中，设输入信号的时间间隔为ΔT，则：

ΔT=Δt1+NTCLK-Δt2

(1)

根据式(1)，延时时间间隔的计算公式为：

ΔT=NcoarseTco+ΔnfineLSBfine

Δnfine=n2-n1

(2)

其中：ΔT为任意停止位与起始位之间的时间间隔；N为粗计数上升沿的数量；TCLK为粗计数的时钟周期；Δt1为起始位粗计数和细计数之间的相差数；Δt2为停止位粗计数和细计数之间的相差数；LSBfine为MPCS算法中精细计数分辨率；Ncoarse为停止位置和粗计数器起始位置之间的参考时钟上升沿的数量；Tco为粗计数器参考时钟周期。

图3 MPCS算法原理图Fig.3 Schematic diagram of MPCS

2) 同步总线实现

由于APSDC包含5个功能独立的控制器子单元，各单元通过控制器总线互联实现全数据接口控制。由此可对电源控制器各关键计算节点进行分立式处理，避免各节点间数据冲突导致的控制失效。另外，APSDC提供基于星型拓扑的时钟同步网络，可实现控制器内部亚ns级时钟绝对同步，保证控制器各节点数据绝对同步。

目前工业控制领域的高速总线多采用标准PCI-e协议实现，直接采用标准化桥接芯片[8](如PLX公司出产的PEX8311)或封装了标准PCI-e硬件IP核的FPGA芯片实现系统内部高速总线互联。由于无需对PCI-e协议的内部进行详细解析，只需开发相对简单的用户接口驱动即可实现数据通信，所以采用这一方式的优势在于开发周期较短、成本相对低廉。但由于标准PCI-e协议需兼容多种传输级别的数据交互[9]，属于非同步型数据总线架构，而HIAF电源控制器要求严格的同步数据通信。针对这一问题，APSDC对标准PCI-e做了总线协议层裁剪，定制了1套基于高速数据同步式架构的HSB，并采用ALTERA出产的Cyclone Ⅳ芯片(EP4CGX15BF14C8N)作为总线转换芯片[10]。图4为PCI-e与HSB的对比，HSB将PCI-e协议的事务层和数据链路层中用于设备握手、版本识别、用户层扩展等功能移除，保留用于高速通信的字节对齐、校验编码、速率匹配、相位校准等部分物理层，新增了用于板间同步的数据同步层。

HSB采用星型拓扑同步触发网络+菊花链式高速数据传输通道结构，实现控制器内部数据高速同步传输。TSB由获取的总同步时钟(频率125 MHz)产生1 MHz的控制器内部同步触发信号。该信号以星型拓扑方式扇出到4个子板上，保证每个子板的HSB通信触发时机严格同步，4个触发信号与总同步时钟保持低于250 ps的延时误差。而各子板间通过菊花链式高速串行通路进行数据传输。控制器各子板间的数据传递严格遵照总线触发信号执行，确保APSDC各控制计算节点间的数据同步。图5为通过Quartus Ⅱ软件的SignalTap Ⅱ Logic Analyzer工具在线JTAG调试时得到的HSB数据传输时序图，采用100 MHz时钟作为时钟刻度。

图4 PCI-e与HSB的对比Fig.4 Comparison of PCI-e and HSB

图5 HSB数据传输时序图Fig.5 Diagram of HSB data timing

HSB在处于触发等待状态时，总线数据保持K28.5码用于数据时钟对齐；当触发到来时，切换到K28.4码用于数据的位对齐；而后转入K28.5再次校准数据时钟；然后转入K27.7码用于数据的字对齐。完成数据及时钟对齐后，HSB开始数据传输，并进行循环冗余码校验(CRC)计算。数据可靠传输完成后，HSB再次转入触发等待状态，继续保持K28.5码用于数据时钟对齐。

2 实验结果

2.1 总线性能

对于高速串行数据通信，总线信号眼图是总线方案可行性及稳定性的基本判定标准[11]。图6为APSDC的HSB运行眼图(运行在2 Gbps数据带宽下)。眼图的眼高为360 mV、眼宽为1.4 ns。由于高速收发模块执行的是1.5 V-PCML电平[12]，其工作有效差分电压范围为300～450 mV，所以根据眼图中眼高的实际测量值，可确定高速差分布线是符合电平设计要求的。由于数据带宽为2 Gbps，即有效数据位时间周期应大于1 ns，去除电平阈值影响，HSB符合数据传输可靠性要求。

图6 HSB数据眼图Fig.6 HSB eye diagram

HSB数据传输的长期可靠性对于APSDC至关重要，本文对HSB进行了32 h长期可靠性测试。测试从任意子板经HSB向另一子板不间断地发送预先设置的数据，在接收数据的子板上进行数据误码统计。该测试中HSB始终处于数据传输状态，属于总线误码率饱和测试。误码统计结果在经过32 h连续运行后未发生传输误码，符合APSDC对HSB数据传输可靠性的要求。

2.2 同步性能

APSDC的时间同步性能由总同步时钟与各子板同步触发信号之间的延时抖动决定。本文分别对4块子板的同步触发信号和总同步时钟进行延时抖动实验，结果如图7所示。4块子板的同步触发信号和总同步时钟之间的最大延时抖动均低于250 ps，优于控制器实时同步误差1 ns的性能要求，达到了设计指标。

图7 各触发时钟间同步误差Fig.7 Synchronization error among each trigger

3 结论

APSDC采用高速总线架构，具备优良的可扩展性，在实时性、通用性和可靠性等方面，相对于片上型的DPSRS有了大幅提升。通过对定制的HSB及相关控制器的功能实验，APSDC各项性能达到了设计指标，可满足HIAF对加速器电源控制器的要求。