CP-PLL 快速入锁集成电路方案设计

赵建明，张宜尧，刘炜恒，李晓东，徐银森，李建全，徐开凯

(1. 电子科技大学电子科学与工程学院 成都 611731；2. 四川遂宁市利普芯微电子有限公司 四川 遂宁 629000；3. 四川芯合利诚科技有限公司 四川 遂宁 629000)

频率综合器是现代通信和信息处理系统的重要组成单元，广泛应用于空间探测、通信、雷达和计算机等领域[1-3]。随着通信系统的不断发展，从1G、2G-GSM、 3G-WCDMA/CDMA2000、 4G-LTE 到5G 网络，要求工作频率越来越高，数据量越来越大，速度也越来越快。因此，在传统通信系统中应用于调制解调的本振信号源需要更高的性能，能够满足更密集的信道、更高的输出频率、更快的响应速度以及更低的相位噪声。

通用通信系统调制解调集成芯片(integrate circuits, IC)性能极大程度地受限于时钟信号，其一般由外部晶体振荡器提供参考频率输入，对于内部高速时钟信号通常由锁相环电路(phase lock loop,PLL)或频率综合器(frequency synthesizer, FS)提供。如今的通信系统应用场景需要性能更好的时钟源，因此本文提出了一种用于低相位噪声的分数分频锁相环的启动响应速度提高方案。如环路拓扑采用基于全数字MASH 1-1-1 作为分频器的分数锁相环结构[4]，本文在此基础上论证了在保证稳态相位噪声的同时提高启动入锁速度的可行性，并通过后续数据处理，得出环路在上电过程与跳频时的锁定时间、变化情况等性能参数。

1 系统结构

PLL 是一个反馈控制系统[5]，其环路拓扑结构系统框图如图1 所示，主要由鉴频鉴相器(phase frequency detector, PFD)、数控电流可变电荷泵(charge pump, CP)、压控振荡器(voltage-controlled oscillator, VCO)、环路滤波器(loop filter, LF)、双模预分频器(8/9Div)、数字分频模组(/P、/S)[6]、全数字Σ-Δ 调制器(digital sigma delta modulator, DSDM)等构成。此外，还包含重点讨论的动态环路带宽变换电路(dynamic bandwidth, DBW)以及预置位反馈环路(preset loop, PL)。

图1 快速入锁锁相环系统结构

锁相环路将VCO 输出信号经过分频电路后与输入参考信号进行相位、频率比对，通过PFD 计算两信号相位差值，并通过CP 将此相位差值转化为受控电流量，再经过LPF 转化为受控电压量，最终控制VCO 的输出信号频率和相位与参考信号对齐，实现相位和频率的锁定。通过外部设定整数、分数(二进制)分频系数[7]，即可以控制VCO最终输出信号频率fn为输入参考频率f 的N 倍。

动态环路带宽变换电路包括环路带宽控制器、电流可变电荷泵以及可变低通滤波器，通过设定相位阈值来控制高带宽模式的启动，以减小频率跳变入锁的时间。预置位反馈环路包括时钟控制器和CMOS 推拉电路，通过检测VCO 控制电压与阈值的差值，以反馈控制CMOS 推拉电路，使得控制电压能快速响应到合适位置，以减小上电过程的入锁时间。

2 快速入锁方案设计与实现

首先，根据环路可知，其闭环传输函数可以简单表示为：

此处使用传递函数二阶近似进行分析，其高阶项仅对初始特性有较明显的影响，如过冲，而锁定时间更多受低阶项影响。三阶LPF 传递函数可以简单表示为：

由反馈控制原理可以将式(1)写为一般形式：

因此，将式(2)带入式(1)后再与式(3)比对参数，可以得到闭环传输函数的自然频率ωn和阻尼系数ξ 分别为：

频率响应为(其中频率变化从f0～f1)：

式中，ε(t)为环路阶跃响应。假设锁相环锁定误差阈值为Δf，则锁定时间可以简单表示为：

从上述推导看出，影响跳频入锁时间的重要因素主要为环路带宽因子ξωn以及跳频距离f1-f0[8]。因为调频距离存在一个对数关系，所以环路带宽对入锁时间的贡献比调频距离更大。但是在上电启动入锁阶段，由于系统从“0”状态开始到稳态，其跳频距离对入锁时间的影响将加剧。

通过上述分析可以知道，实现任意跳频阶段(启动与跳频)的快速入锁功能需要多类方案整合。针对这两个不同的阶段，提出两种快速入锁方案：动态环路带宽变换和预置反馈环路。

2.1 动态环路带宽变换

根据上述环路瞬态响应分析，可以看出在任意跳频阶段，环路带宽对入锁时间的影响最大，因此首先写出环路带宽简单表达式为：

由于在三阶LPF 中C1＞＞C2、C1＞＞C3，因此可以简写为：

通过式(8)可以看出，增大环路带宽可以极大地缩减入锁时间，进一步说可以通过增大电荷泵电流Icp，增大VCO 增益KVCO，增大环路滤波器第一级电阻R1或者减小分频比N 来提高环路带宽。而通常情况下，分频比无法随意改变，因为输入输出频率关系决定了当前工作环境下分频比的大小。VCO 增益KVCO一般也不希望能够可变并且应当保持较小的值，过大的KVCO会导致较大的输出相位噪声。因此，既要满足尽量低的相位噪声的同时又要提高环路带宽，最直接的方案是改变电荷泵电流Icp和环路滤波器第一级电阻R1的值[9-10]。

数控电流可变电荷泵结构如图2 所示。

图2 1 bit 数控电流可变电荷泵结构

增流支路控制开关SW1 信号由环路带宽控制电路输出端口得到，其中环路带宽控制电路结构如图3 所示，其工作时序如图4 所示。图中delay 量为环路带宽切换阈值，以相位差大于delay 为例，DFF 的D 端口信号只要UP 或DN 任一为高，经过delay 延迟后就为高；CLK 端口则需要UP 和DN同时为高时才为高。即当相位差大于delay 时，CLK信号落后于D 信号，此时Q=1，QN=0，控制器的输出等效于PFD 的输出信号，使得CP 中增流支路控制开关SW1 同步TG 变化。同理也可以推导出相位差小于delay 的情况，此处不再赘述。

图3 环路带宽控制电路结构

虽然在工作状态改变时使用大电流进行快速锁定的时间很短，但仍需要考虑这段时间的环路稳定性问题，以防止锁相环的错锁或稳定状态进程的恶化。因此，讨论在环路带宽切换过程中的相位裕度变化情况，环路相位裕度可以写为：

图4 环路带宽控制器时序逻辑

2.2 预置位反馈环路

图5 预置位反馈环路示意结构

此结构用于加快系统上电启动过程中的入锁速度，其简要结构如图5 所示。图中R1、R2、C1、C2、C3组成三阶LPF，Ci为压控振荡器VCO 的输入等效电容。具体工作过程为：1)在系统启动阶段开始时，SW2 开关断开，此时锁相环环路被切断，Vctrl≈0 V 且锁相环输出约为VCO的最低振荡频率。2)由digital 端口送入DAC 设定的参考控制电压量并随后送入迟滞比较器的负相端口，此时迟滞比较器的输出为“0”，启动PMOS上拉Vctrl电压直至超过迟滞比较器上门限电压VtH后，迟滞比较器输出跳变为“1”，至此PMOS 关闭，并对NMOS 送入频率固定的控制时钟，此时Vctrl电压呈“阶梯式”下降，直至小于迟滞比较器下门限电压后，迟滞比较器重新输出“0”，至此实际预置位进程基本完成。3)关闭NMOS，闭合SW2，使得锁相环路闭合，通过环路最终实现输出时钟频率锁定。控制电路部分的DC 综合网表如图6所示，其中CLK 为参考时钟输入，State 为迟滞比较器输出，Nout为NMOS 控制端，Pout为PMOS 控制端。各节点电压与时序关系如图7 所示。

图6 预置位反馈环控制电路DC 综合网表

图7 预置位反馈环路各节点电位变化与时序关系

设置的预置位参考电压通过对压控振荡器各子带区间的KVCO曲线经过适当数据拟合得到，这样可以得到一个在整体输出区间内的“频率-电压”关系，数据拟合精度和迟滞比较器阈值共同决定了频率抬升与目标频率的距离。

3 实现及测试结果

基于图1 的基本分数锁相环拓扑结构，采用TSMC 0.18 um RF CMOS 工艺，对上述提出的快速锁定方案进行在线仿真测试，环境如表1 所示。

表1 锁相环拓扑结构性能环境

在上述环路环境中，对3 类结构进行瞬态仿真，其3 类结构分别为：传统经典CP-PLL 结构、采用动态环路带宽技术后的CP-PLL 结构以及本设计所使用的复合快速入锁CP-PLL 结构。得到如图8 所示的控制电压瞬态仿真曲线，对比数据如表2 所示。

表2 3 类PLL 锁定时间数据对比

图8 对比传统结构的控制电压仿真曲线

如图8a 所示，在相位精度5 ns 内，传统结构的入锁时间约为4.8 μs；如图8b 所示，引入动态环路带宽后入锁时间约为2.8 μs，相比传统结构入锁速度提升了41.7%；但是从仿真结果看出在上电启动过程中，因为受到电荷泵极限电流限制，其从0 电位上升过程消耗时间较长，且由于过大电流造成环路相位裕度下降，阻尼振荡过程时间加长，故可以采用该复合结构，如图8c 所示，其入锁时间约为1.12 μs，相比传统结构速度提升了76.7%(其中还包含因为时序要求的启动初始化阶段消耗的50 ns 时间)。由此看出，用于分数CP-PLL 的快速入锁复合结构能够有效提高锁相环锁定速度。

复合结构的模块版图(Layout)如图9 所示，其有效面积约为176.06×91.5 μm2。

图9 复合结构的版图设计

4 结 束 语

本文基于TSMC 0.18 um RF CMOS 工艺实现了一个用于加速CP-PLL 锁定速度的复合结构，其单元layout 面积约为176.06×91.5 um2。采用了数字电路控制方式的动态环路带宽变换电路，用于在相差大于5 ns 时加快环路调整速度，缩短入锁到小于相差精度所需要的时间；在上电启动阶段使用预置位反馈环，进一步缩短初始充电的时间，使得在极短时间内输出频率抬升至目标频率的±20%。对于26 MHz 输入参考频率，输出频率为1.196 GHz，综合功耗约为4 mA 的CP-PLL，优化后的锁定时间为1.12 μs，整体相噪在稳态保持-103.1 dBc/Hz@1 MHz。工作电压1.8 V 时，其复合结构静态功耗约为100 uA。