任意占空比数字信号位同步时钟盲提取的数字实现

赵仕良，谷婧，张婕，汪文蝶

(四川师范大学物理与电子工程学院 成都 610101)

数字信号可以作为数据信息的载体在信道中传输，其信号取值只有有限个的特性使其在信息传输过程中有很强的抗干扰性。数字信号有3 个要素：位同步时钟、波形和码型[1]。其中位同步时钟提取是抽样判决的前提，是数字通信系统的重要组成部分[2]。位同步时钟速率等于数字信源的信息传输速率。接收端进行数字信号恢复时需要位同步时钟提供抽样脉冲，然后对抽样值进行判决以恢复数字信号。因此收发同步最主要的是指位同步时钟的步调一致性，获得位同步时钟将为进一步的字同步或帧同步奠定必要基础[3]。同步性能会对通信系统的性能产生影响，如果系统出现同步错误或失去同步有可能使通信系统性能下降或中断[4]。

在目前的数字通信中，常用的方法有数字锁相环法[5-10]、测周法[11]、内插法[12]等，主要使用FPGA 平台实现。数字锁相环法首先将信号与时钟进行鉴相，对所得相位超前滞后信息进行计数，数控振荡器根据前方计数数据得出的增减指令进行一个时钟脉冲的加减，由此调整时钟的相位。测周法获取输入码元的周期信息，计算信号的频率，然后提取其上升沿以实现位同步。近些年来，也常使用基于Gardner 算法的内插法来实现位同步，主要利用内插滤波器改变输入信号，从而恢复出数字信号的位同步[13]。

数字锁相环法和测周法可调整的范围相对较小，其中应用广泛的数字锁相环法往往需要已知频率的大致范围，同步带宽较窄，若对于宽范围的不同频率的信号，则需要花费大量资源，造成结构复杂[14]。基于Gardner 算法的内插法消耗的硬件资源大，同步建立时间长，稳定性较差。为适应现今高速数字处理的需要，改进Gardner 算法的内插法通常环路结构复杂，实现较为困难，且同步性能有所下降。并且上述文献中研究的都是非归零(non return zero,NRZ)的位同步提取，同时基于事先已知位同步时钟的大致范围来实现。

本文综合测周法和数字锁相法的优点，以任意占空比的单极性数字信号为研究对象，利用FPGA进行高速打点和DSP 的软件算法来完成位同步时钟速率的计算，然后由FPGA 进行数字分频得到一个频率和位同步一致的时钟，让该时钟和FPGA 构建的数字锁相环进行相位比对，从而完成任意占空比数字信号的自动识别、占空比的计算和位同步时钟盲提取。

1 系统总体方案

1.1 系统总体设计思想

系统方案采用DSP 和FPGA[15-18]的双核系统，总体设计思想如图1 所示。充分利用FPGA 的高速特性进行高低电平双向打点计数、数字分频和数字锁相的构建。利用DSP 的灵活性进行整个控制，利用DSP 高精度计算特性完成占空比和位同步频率的计算，利用DSP 程序逻辑识别功能完成NRZ和RZ 的自动识别功能。

图1 系统总体设计思想框图

1.2 系统总体框架

按照上述总体设计思想，该文所用系统总体原理框图如图2 所示。首先将外部时钟送给FPGA 产生一个m 序列用于测试[19-20]，其中m 序列有NRZ和RZ 有两种模式；然后将m 序列送入计数器，用高速时钟进行高低电平双向打点，DSP 从FPGA中获取高低电平的一系列打点数，通过算法先自动识别出NRZ 和RZ，计算占空比和位同步时钟频率字；最后DSP 将位同步时钟频率字返回至FPGA，FPGA 用设计的分频模块产生出和位同步时钟频率相同的时钟，并将该时钟送入FPGA 构建的数字锁相环进行相位比对，从而完成位同步时钟盲提取的数字实现。

图2 系统总体原理框图

2 盲提取数字实现主要原理

2.1 打点计数原理

在一个码元周期中，高电平持续时间间隔τ与码元时间间隔Tb的比值即为信号的占空比D，即。D=100%时称为全占空，这样的数字信号称为非归零信号，0

以任意占空比的单极性RZ 信号为研究对象，用速率为fm的高速时钟对其高低电平打点，将高低电平各自打点的第i个数据分别记为NH,i和NL,i，原理见图3。FPGA 从这一系列值中寻找到各自最小的计数值，分别记为NH,min和NL,min，最短高电平持续时间TH,min和最短低电平持续时间TL,min分别为：

图3 打点计数原理

2.2 DSP 盲同步算法原理

假设在时间范围内能捕捉到单独的高电平打点数据，单极性信号的占空比为D，根据最短高电平持续时间TH,min可以得到码元时间间隔Tb为：

选一组TH,min、TL,min作为研究对象，令这段时间出现低电平的个数为n，如图4 所示。根据时间关系可以得到TH,min、TL,min和D满足关系：

图4 TH,min、TL,min 和 D的关系示意图

所以D可以表示为：

DSP 可以根据检测的TH,min、TL,min以及n的整数特性、最小性(也是TL,min的最小性)和0

同时在算法中考虑了占空比为50%和100%的区别。通过分析，若占空比为50%，则高电平打点计数值中不会出现最小高电平打点计数值的倍数；在100%占空比中，一般会出现其倍数值。

2.3 数字锁相环原理

数字锁相环采用超前−滞后型锁相环，其基本工作原理是通过增加或减少脉冲的方式来调整位同步时钟的相位[21-25]，锁相环系统框图如图5 所示。

图5 数字锁相环

首先生成数控振荡器(digital controlled oscillator,DCO)模块，利用QUARTUS 内部PLL 模块生成高频时钟信号，并将其分频并生成两个相位相反的脉冲信号；同时将输入信号与本地估算信号(输出信号)经过数字鉴相器(digital phase detector,DPD)得出滞后、超前脉冲信号；将上述生成信号输入到数字环路滤波器(digital loop filter,DLF)中，内部产生加脉冲信号和减脉冲信号并进行相“或”运算，得到的输出信号进入N 分频器中输出位同步时钟信号。输出信号经鉴相器、滤波器、N 分频器后又回到鉴相器，形成闭环，当环路达到稳定时锁定环路，输出信号与输入信号频差为0，相位差恒定。

3 盲同步数字实现系统的误差分析

3.1 位同步时钟频率信息传输过程

假设码元时间间隔为Tb，则位同步时钟频率。在该文建立的系统中fb的信息传输过程可以用图6 来描述。首先FPGA 对速率为Rb=fb、占空比为D的数字信号进行高低电平双向打点，然后将每次高电平打点计数值NH和低电平打点计数值NL传给DSP。DSP 通过软件算法计算出占空比D′以及位同步时钟频率通过高速打点时钟fm离散化后的整数频率字N，最后通过FPGA 中时钟频率为fm的数字分频器分出一个与原始位同步时钟(BS)频率基本一致但相位未知的一个时钟 BS′，其频率记为。

图6 位同步时钟频率信息传输过程

3.2 位同步时钟频率相对误差

在上述位同步时钟频率信息传输和转换过程中，将出现两次误差。假设原始数字消息为NRZ(占空比D=100%)，下面详细分析这两次误差的情况。

第一次出现在FPGA 打点过程中。本系统用高速打点时钟fm对高低电平双向打点。计数器对高速打点结果进行计数，这个数永远都是整数。打点过程可以理解为对连续信号进行离散量化的过程。对连续变化的数字信号位同步时钟频率fb进行打点量化后的结果记为。这将产生第一种误差，这也是系统的主要误差。

第二次出现在DSP 传输给FPGA 的频率字N上，这个频率字也称为分频系数N。DSP 测得码元间隔的计算公式为，一般而言是一个浮点数，但传给FPGA 的频率字N是一个整数，所以这个频率字的传输也将产生误差。

通过上述分析，假设数字信号位同步时钟频率为fb，高速打点时钟速率为fm，则频率字或分频系数N为：

式中，N是整数，其范围为1≤N≤fm。

第一次误差是连续信号量化过程中产生的误差，第二次误差由浮点数转换成整数产生，这些误差是数字化实现系统必然存在的。一般而言，第一个过程已经经过整数化处理，第二个过程的误差相对较小，可以忽略不计，所以整个系统的误差来源于第一个过程，可以认为=。

由式(8)可以看出，位同步时钟频率相对误差理论最大值δmax(fb)和fb近似成正比关系。fb越小，δmax(fb)越小，盲提取位同步时钟越准确；fb越大，δmax(fb)越大，盲提取位同步时钟误差越大。δmax(fb)和fm成反比，fm越大，计数产生的相对误差越小，δmax(fb)越小。

以上分析的是NRZ(D=100%)双向打点系统盲提取位同步时钟的理论误差情况。对于RZ，即0

同理可得，修正后的最大相对误差为：

式中，fb为数字信号的位同步时钟频率；fm为高低电平双向打点时钟频率；D为数字信号的占空比。

3.3 盲提取位同步时钟频率的理论极限

根据上述分析，双向打点系统不可能做到对每个频率都很准确的进行盲提取。在实际通信中已知打点系统的时钟频率fm，给定盲提取位同步时钟的相对误差最大值δmax，根据式(10)可以得到满足上述条件实现盲提取的位同步时钟频率的理论最大值fbmax为：

3.4 打点系统盲提取相对误差的仿真

用MATLAB 来仿真NRZ 双向打点系统位同步时钟频率相对误差。建立的仿真模型为：高速双向打点时钟频率fm=150MHz；连续位同步时钟频率fb为横轴，其范围从1Hz～150MHz；δ(fb)为纵轴；将横纵坐标都取对数进行绘制，其MATLAB仿真结果见图7。

由理论仿真图可知：

1)图7b 和7c 可以看到，在频率字N不变的局部范围内，随着位同步时钟频率fb增加，δ(fb)从0 增加到局部最大；同时fb越小，N越大，局部越线性，δmax(fb)越小。

2)从 图7a可看 出，在1Hz～10MHz 范围内，曲线都比较密，容易盲提取，纵轴取值越小，相对误差越小，精度越高。

3)在图7a 中给定了一些相对误差的最大值δmax，由仿真程序计算出可以实现最高位同步时钟频率fbmax，如表1 所示。

图7 双向打点系统位同步时钟频率相对误差仿真图

表1 NRZ 情况下δmax和 fbmax 的理论关系表

当δmax=10−3时，fbmax=150.3KHz，表示原始位同步时钟整数频率fb<150.300 KHz时都满足最大误码率δmax=10−3。根据实际商用通信系统情况来看，在fb≤1.5 KHz时，最大相对误差δmax=10−5，理论上可以做很高质量的类似于固定电话级别的数字通信系统位同步时钟盲提取；在fb≤150 KHz时，最大相对误差δmax=10−3，可以做类似于互联网级别的数字通信系统位同步时钟盲提取；在fb≤1.5 MHz时，最大相对误差δmax=10−2，可以做类似于手机级别的数字通信系统位同步时钟盲提取。从相对误差来看，该系统能达到较高精度，但从时钟频率大小看还有待提高。

4 测试结果

4.1 测试条件

硬件条件：FPGA 芯片为EP4CE6E22C8N，其晶振为50MHz；DSP 芯片为TMS320F28335，其晶振为30MHz。

FPGA 打点时钟频率：150MHz。

单极性数字信号：NRZ 用PN31 的m 序列，RZ 用PN7 的m 序列。

4.2 系统打点时钟的选择

选择不同的fm作为系统高速打点时钟和分频器时钟进行测试，实验数据见表2。

表2 系统打点时钟和分频器时钟选择

根据前面理论分析的系统误差公式可以看出，理论上fm越大越好。实验选择的FPGA 芯片最多由50M 倍频到400M，但发现系统配合起来，频率太高可能造成打点和分频不太准，所以在能保证打点计数较多，同时也可以实现较宽的盲提取范围及其准确程度的前提下，选择了fm=150 MHz作为系统打点和分频时钟频率。

4.3 盲提取误码率公式及位同步时钟频率极限值的验证

4.3.1 盲提取误码率公式的验证

选择打点时钟频率为150MHz，以PN31 的NRZ 进行位同步盲提取，实验数据见表3。

表3 NRZ 位同步盲提取实验数据

占空比为D=20%、50%、80%这3 种情况的RZ 位同步盲提取测试实验数据见表4。

实验数据分析：

1)NRZ 实验数据分析：由表3 可知，在NRZ情况下，误码率随着位同步时钟频率上升的过程中，在两个相邻极小值点中出现了δ(fb)逐渐攀升的过程，攀升到最大值然后突变到极小值，同时δ(fb)总体趋势是随着fb的增加而增加的。在实验中还发现，如果从最低频开始频率每1Hz 逐渐增加到12.288KHz 附近时，盲提取位同步时钟频率能够很好的同步跟随原始时钟频率。这样的通信系统基本就没有错误，可以和语音电话通信系统媲美。

2)RZ 实验数据分析：由表4 可知，相同fb情况下，占空比D=20%和D=80%的相对误差基本相等。实验数据证明了：对于RZ 盲提取，用“高低电平中实际打点宽度小的一方”为参考依据来计算相对误差的正确性，也就是说相对误差δ(fb)和δmax(fb)与(D,1−D)min成反比是正确的。

表4 3 种不同占空比RZ 位同步盲提取实验数据

综上所述，表3 和表4 验证了文中分析的双向打点系统中任意数字信号盲同步时钟盲提取的相对误差公式即式(9)是正确的。

4.3.2 盲提取同步时钟频率理论极限值的验证

给定盲提取位同步时钟频率最大相对误差δmax=10−2和δmax=10−3，在D分别为50%、100%两种情况下最大位同步时钟频率fbmax的实验数据见表5。

通过表5 可以发现，在最大相对误差δmax相同的情况下，输入数字信号最大位同步时钟频率fbmax与(D,1−D)min呈线性关系，同时，相同占空比情况下，fbmax与δmax成正比。说明文中建立的盲提取时钟频率理论极限公式即式(11)是正确的。

表5 盲提取位同步时钟最大频率理论极限实验数据表

4.4 位同步时钟盲提取波形

4.4.1 NRZ 位同步时钟盲提取波形

实验发现，位同步时钟频率fb<12.288KHz 时，提取的位同步时钟频率可以很好的跟随输入的变化而变换，输入位同步时钟频率变化1Hz，提取的位同步时钟频率也相应变化1Hz。随着频率增加个别频率会出现无法锁相的情况，这种情况随着频率变大越来越严重。这是由于打点系统最大相对误差越来越大造成的。文中理论分析的误差原理和仿真结果完全相同。

NRZ 的位同步时钟频率为1.002MHz，用示波器观察原始位同步时钟、原始NRZ、盲提取位同步时钟及同步后的NRZ 波形，原始数据和识别数据之间不存在延时，如图8 所示。

图8 NRZ 位同步时钟盲提取的实验波形

4.4.2 RZ 位同步时钟盲提取波形

当RZ 的速率设fb为 50KHz、占空比D为80%，用示波器观察原始位同步时钟、原始RZ、盲提取位同步时钟及同步后的RZ 波形，原始数据和识别数据之间存在2us 的延时，如图9 所示。

图9 RZ 位同步时钟盲提取的实验波形

4.4.3 NRZ 和占空比50%的RZ 位同步时钟盲提取波形

位同步时钟频率fb为 151.5KHz 的NRZ 盲提取测试结果如图10 所示。图中由上至下依次为原始位同步时钟、原始NRZ 序列、盲提取的位同步时钟及识别的数字信号，原始数据和识别数据之间不存在延时。

图10 NRZ 位同步时钟盲提取的实验波形

位同步时钟频率fb为149.3KHz、占空比D=50%的RZ 盲提取测试结果如图11 所示。图中由上至下依次为原始位同步时钟、原始占空比D=50%的RZ 序列、盲提取的位同步时钟及识别的数字信号，原始数据和识别数据之间有800ns 的延时。

图11 50%占空比的RZ 位同步时钟盲提取的实验波形

通过在DSP 程序中引入算法进行自动识别，从而区别NRZ 和RZ。通过高低电平双向打点，得到一系列高低电平打点计数值，判断高电平打点系列值中是否有最小值的m倍(m为大于1 的整数)，如果有就是NRZ，若没有则是RZ。这个判别等价于：假设原始数字信号中存在连续的“1”和单独的“1”，从理论上看NRZ 高电平打点计数值应该存在一个最小数及其最小数的整数倍；如果是RZ，则高电位打点计数值会出现基本不变的一个值，从而区别NRZ 和RZ。通过实验结果，验证了上述判别原理是正确的。

理论分析发现，NRZ 和D=50%的RZ 最难自动识别。实验数据和波形很好的证明了DSP 中设计的自动算法很好的识别了NRZ 和RZ，从而盲提取了各自的位同步时钟。

5 结束语

该文搭建“FPGA+DSP”的双核硬件系统，该系统是一种纯数字的双核系统，兼顾了FPGA 的高频高速性能和DSP 的灵活控制、自动识别和计算功能，从而实现了任意数字信号位同步时钟的自动盲提取。同时也兼顾了测周法和数字锁相环的优点，从而实现了宽范围的位同步时钟的自动提取。通过测试，该系统具有很好的稳定性和可靠性，具有较小的延时。

该系统也有一些缺陷：1)硬件平台搭建相对复杂，同时功耗也相对较大；2)数字实现系统在描述连续量时就会产生量化误差。行之有效的方法是选择晶振频率高的FPGA，以及通过内部稳定的倍频实现稳定可靠的双向打点系统，来完成任意占空比数字信号的位同步时钟盲提取，达到减少相对误差的目的。