数字温度传感器中低功耗数字滤波器设计*

高 维， 谢 亮， 黄智波， 金湘亮

(1.湘潭大学 物理与光电工程学院,湖南 湘潭 411105； 2.微光电与系统集成湖南省工程实验室,湖南 湘潭 411105；3.湖南师范大学 物理与电子科学学院,湖南 长沙 410081)

0 引 言

随着物联网技术的发展，为了延长电池的使用寿命，减少片上系统(system on chip,SOC)系统功耗已成为当前的研究热点。数字温度传感器可以集成在SOC上，应用于环境监测、处理器的热管理以及生物医疗设备等[1,2]。数字温度传感器由温度感应电路、模数转换器、接口电路组成[3]。Σ-ΔADC具有较高的转换精度，数字温度传感器的精度取决于温度感应电路和Σ-ΔADC中的调制器部分，面积和功耗则取决于数字抽取滤波器[4]，因此设计低功耗数字滤波器对降低数字温度传感器的功耗有关键作用。

在满足设计精度要求的前提下，只采用CIC实现数字抽取滤波器。温度信号频率低，不用实时更新，控制滤波器进行单次转换缩短滤波器工作的时间。此外，使滤波器的抽取倍数可调，能够满足高精度需求，也能在低精度应用

下，产生较小的功耗。文献[5]改进了传统的递归式Hogenauer 结构，但是所有积分器的延迟单元仍然工作在高频下；文献[6]采用了多相分解和延迟单元共享技术，但是额外的引入了滤波器系数；文献[7]的多相分解技术使只有一个延迟单元工作在输入频率下，但也额外引入了滤波器系数；文献[8]提出了系数共享的技术，但是还有一个延迟单元工作在输入频率下。文献[6～8]都引入了多相分解技术，在编码实现时，必须额外增加多相分解控制电路。

本文设计的CIC滤波器采用了非递归多相分解结构，并结合延迟单元和滤波器系数共享技术，并通过不同相位时钟控制多相分解各个通道数据传输，减少多相分解控制电路的产生并使每级的延迟单元都工作在输出频率下。

1 滤波器系统结构

滤波器系统的模块组成如图1所示。单次转换控制模块产生控制滤波器系统工作的使能信号Filter_en及控制调制器工作的使能信号MOD_EN；时钟分频电路产生滤波器各级工作的时钟；数据准备就绪模块产生控制温度寄存器数据更新的使能信号DRDY，以防串行接口在读取温度寄存器数据时，温度寄存器数据发生改变；滤波器模块将调制器输出的比特流Filter_in转换为16 bit量化编码Filter_out。

图1 数字滤波器系统的模块组成

2 滤波器系统各模块设计

设计的CIC抽取滤波器的阶数是4，可变的抽取倍数为64/128/256/512。级联滤波器的架构如图2所示，前三级的抽取倍数为4，后三级的抽取倍数为2，当抽取倍数小于512时，可通过关闭后级电路产生更小的功耗。

图2 级联的滤波器架构

2.1 滤波器模块

抽取倍数和阶数均为4的滤波器的传递函数

=(1+10z-2+31z-4+44z-6+31z-8+10z-10+z-12)+

z-1(4+20z-2+40z-4+40z-6+20z-8+4z-10)

=(1+31z-4+31z-8+z-12)+z-2(10+44z-4+10z-8)+z-1(4+40z-4+20z-8)+z-3(20+40z-4+4z-8)

(1)

根据等式(1)，本文设计初次改进的前三级滤波器的结构如图3所示。在图3结构中采取多相分解技术，同时采用了延时单元及系数共享的技术来降低功耗。后三级的结构跟前三级采用同样的技术。Fin代表单级滤波器的输入频率。

图3 抽取倍数为4的单级滤波器架构

图3架构虽然采用多相分解降低功耗，但是额外的需要产生多相分解控制逻辑电路。若分6级实现，前三级每级需要3次多相分解，后三级每级需要1次多相分解，则6级总共需要产生12个多相分解的控制逻辑。避免产生多相分解控制逻辑电路，最终采用的的前三级滤波器架构如图4所示。

图4 优化后的新滤波器架构

图4架构中用相位不同的时钟控制多相分解各个通道的数据传输。以滤波器的第一级为例，阐述时钟控制各个通道数据传输的过程。图4中连接线旁标注的1,2,3,4代表滤波器的4个通道。滤波器的第一级时钟的部分时序如图5所示，其中clk_4_1和clk_4_2代表滤波器第一级工作的时钟，clk_4_1和clk_4_2的频率相同、相位差为90°。Delay1和Delay5均被clk_4_1的下降沿控制；Delay2被clk_4_2的上升沿控制，Delay3被clk_4_1的上升沿控制；Delay4被clk_4_2的下降沿控制。因为Delay6,Delay7是4个通道共享的延迟单元，每次必须等各通道的数据均达到之后，再更新Delay6和Delay7的值。在时间轴上，通道1的数据到达的最晚，所以Delay6、Delay7和Delay4在同一个时钟沿被更新。滤波器后面5级的工作原理与第一级相似。图4结构的优点：1)使所有延迟单元都工作在输出频率下。2)避免产生多相分解控制电路。

图5 滤波器第一级时钟的部分时序图

2.2 单次转换控制模块

单次转换控制电路的作用是产生控制滤波器工作的使能信号Filter_en和调制器工作的使能信号MOD_EN。由于调制器电路存在建立时间，必须等待调制器电路完全建立之后，滤波器才可去采集调制器输出的比特流，所以MOD_EN使能信号的长度应大于滤波器使能信号的长度。CIC滤波器传递函数如式(2)所示

(2)

式中D为抽取倍数，N为滤波器阶数，默认延迟因子为1，Ts为采样周期。单次转换所需的调制器比特流个数由滤波器的长度决定，滤波器的长度为((D-1)×N+1)，则Filter_en长度至少占((D-1)×N+1)个采样周期，MODE_EN的长度为调制器的建立时间所占的采样周期个数与Filter_en所占的采样周期个数之和。

图4与图3相比，其在每级通道1的前向路径上都插入了一个延迟单元，由于各级延迟单元的影响，会增加单次转换的时间。对滤波器的第一级进行单次转换分析，根据式(1)可知，第一级滤波器的长度为13，通道1需采集4个数据，其他3个通道采集3个数据，第一级滤波器的输出就会达到稳定，图6中标记为0的时钟沿处，滤波器输出达到稳定。

图6 滤波器第一和第二级时钟的部分时序图

使滤波器的第二级时钟clk_16_1和clk_16_2所有沿比clk_4_1下降沿晚Ts时间到达，则在clk_4_1下降沿之后第一级输出的稳定数据会被第二级接收到，否则第二级采集到的数据就是错误的。滤波器的后面几级时钟的沿均比其各自前一级控制通道1的时钟沿晚Ts到达，一是不会导致后一级采集到的数据发生错误，二是会缩短单次转换的时间。

2.3 时钟分频模块

若不产生多相分解控制逻辑电路，递归式滤波器的前3级每级需要2个时钟，后3级每级只需要1个时钟，总共需要9个时钟。若按传统的同步分频电路去设计每一级所需的时钟，每个分频时钟的产生都需要一个计数器及判断组合逻辑。随着抽取倍数的增加，计数器的位宽也随着增加，因此用同步分频的方法去产生分频时钟会消耗大量寄存器资源和组合逻辑资源[9]。传统的异步分频时钟会使消耗的寄存器资源减少，但每一级时钟域之间都会有数据交互，容易产生亚稳态。本文采取同步分频和异步分频相结合的技术，提出了一种新的分频时钟电路，如图7所示。

图7 时钟分频电路

图7分频电路给滤波器各级工作提供的时钟 clk_4_1，clk_4_2，clk_16_1，clk_16_2，clk_64_1，clk_64_2，clk_128，clk_256，clk_512均为同步时钟。产生分频时钟均采用异步方式实现，最后再将异步时钟同步化。当产生clk_16_1和clk_16_2与clk_64_1和clk_64_2两组相位差90°的时钟时，首先利用异步8分频和32分频的上升沿和下降沿分别去触发二分频触发器的时钟端产生2组相位差90°的16分频和32分频时钟，再将得到的异步16分频和32分频时钟同步化就可得到clk_16_1和clk_16_2与clk_64_1和clk_64_2。clk_128，clk_256，clk_512的产生均采用其前一级同步时钟clk_64_1，clk_128，clk_256的下降沿去触发二分频触发器的时钟端，再对异步分频得到的时钟进行同步。 采用图7的分频电路结构的优点：1)不会产生大量的寄存器和组合逻辑；2)避免产生亚稳态；3)后一级各通道的时钟沿均比前一级通道1的时钟沿晚Ts到达，可节省单次转换的时间。

3 滤波器系统的功耗和面积对比

针对三种方案编写RTL(register transfer level)级代码，方案1，方案2均采用同步分频的方式形成所需的时钟电路，方案1采用流水线递归式CIC滤波器架构[5]，方案2采用传统的递归式CIC滤波器架构[8]。方案3采用本文提出的时钟分频电路和滤波器架构。在调制器采样频率为5 MHz的条件下，分别对三种方案的RTL级代码基于130nm SMIC工艺进行DC(design compile)综合。DC综合之后，令抽取倍数为512，利用PTPX(Prime Time PX )工具执行单次转换期间的平均功耗进行分析。DC评估出的方案1～方案3的标准单元面积分别为26 359，56 099，63 884 μm2，PTPX评估出的对应功耗分别为343，218，98.1 μW。

综合DC评估出的标准单元面积和PTPX评估出的功耗结果可知，本文优化的结构在面积上略处劣势，但是本文优化的滤波器系统的功耗下降为方案1功耗的28.6 %，下降为方案2功耗的45 %。本文设计的滤波器系统有利于降低功耗。

4 结 论

本文完成了抽取倍数可变和单次转换的低功耗数字抽取CIC滤波器设计。采用了非递归多相分解的CIC结构。通过消除多相分解控制逻辑，采用同步和异步分频相结合的技术生成分频电路，并结合延迟单元和系数共享的技术生成低功耗的滤波器系统。经功耗分析验证表明，本文设计的滤波器系统在低功耗设计方面，有较大优势，不足之处是滤波器的面积相对较大。